RTL設計スタイルガイド VHDL編―LSI設計の基本 の感想

2001年版(v3と表記）の大きな違いは、
SystemVerilogに対応したことと、
検証系を補強したこと
clockまわりを改訂したこと
の３つを確認している。
2.12. データタイプの拡張（SystemVerilog 編）
2.12.1. reg とwire をlogic におきかえる

Verilog HDLでは,記憶素子を含むregと配線の機能のwireを区別して使用していた。
厳密にregは記憶素子になるかというと、必ずしもそうでないため紛らわしい面があった。

SystemVerilogではlogicで統一的に書けるとのこと。

2.12.2. パック型配列を活用する
VerilogHDLでの配列はUnpackであるのに対して、SystemVerilogではpackedが使える。

2.12.3. 構造体と共用体を活用する

2.12.4. ステートマシンの記述に列挙型を使う

2.13. 新しいalways 文（SystemVerilog 編）
2.13.1. always_comb による組み合わせ回路の記述
2.13.2. always_ff による順序回路の記述
2.13.3. always_latch によるラッチ回路の記述

2.14. if 文とcase 文の拡張（SystemVerilog 編）
2.14.1. priority とunique の使用方法に注意する

2.15. モジュール、ファンクション宣言と接続（Verilog-2001, SystemVerilog編）
2.15.1. ANSI C スタイルのモジュール宣言を使用する