システムLSI設計工学 (IT Text) の感想

総花的で。第三章は別の本でよい。

論理式の簡単化で、カルノー図、Quine-McCluskey法、Espressoなどの有用な方式の説明に加えて、演習もあるとよい。（演習はQuine-McCluskey法だけ）

module generator(reset, clk, req)
reg reset,req,[0:10] cnt, req_patt[0:511];
input clk;
output reset, req;
initial begin
$readmemh("req.patt", req_patt);cnt<=0;
reset <=1’b0;
end
always@(posedge clk)
begin
if (cnt<512) begin
req<=req_ptt[cnt];cnt<=cnt+1;
end
else begin
$finish();
end
end
endmodule

module monitor(reset, clk,req,ack,err)
input reset, clk, req,ack;
output err,
reg x;
assign err=x && !ack && reset;
always@(posedge clk or negedge reset)
begin
if (!reset) begin
x<= 0;
end
else begin x<= req;
end
endmodule

アサーション記述言語
OVL, PSL, SVA。ライブラリ
//psl default clock =(posedge clk);
//assertion for no overlow
//psl assert never((FIFO_reset_n &&